QEMU-Patch von AMD-Ingenieur bestätigt Details zu Zen-6-Epyc-"Venice"-CPUs, behebt langjährige Sicherheitslücke

[Redaktion]

Ein kürzlich eingereichter QEMU-Patch sowie ein unabhängig aufgetauchter Benchmark eines Engineering-Samples bestätigen architektonische Details zu AMDs kommenden Zen-6-Epyc-"Venice"-Serverprozessoren. Dazu gehört auch eine hardwareseitige Behebung der bekannten SRSO-Sicherheitslücke, noch vor der offiziellen Vorstellung auf AMDs Advancing AI-Event am 22. und 23. Juli.

https://www.notebookcheck.com/QEMU-Patch-von-AMD-Ingenieur-bestaetigt-Details-zu-Zen-6-Epyc-Venice-CPUs-behebt-langjaehrige-Sicherheitsluecke.1344313.0.html

[JKM]

Interessant,
Gerade der AVX_512_FP16 und AVX-VNNI-INT8 sind AFAIK zwei Befehlssetze,
womit seit vielen Jahren einen Vorteil hat,
die Intel vor vielen Jahren durch die Larrabee/XeonPhi zur Weiterentwicklung zu einer KI-Einheit aufgebaut hat.
Damit scheint AMD weitere Rückstände aus der Vergangenheit zu schließen.

Interessant sind auch die Größe des L2-Caches von nur 1mb.
Entweder wurde das falsch ausgelesen, was vor Start nicht unüblich ist,
oder es wurde ein Zen6C-CCD gelesen,
oder es sind beim Zen6-Core tatsächlich nur 1mb,
welche dann durch einen Fette oder doppelten/2-lagigen 3D-V-Cache für Games kompensiert,
während in Workload/HPC/KI große L2-Caches vielleicht kaum profitierten.