Unrealistisch ist das nicht.
Denn mit 3nm ist eine Packungs-Dichte von +50-60% nicht unrealistisch, während +100% auch aber selten erreichdt wrid. AMD hat beim Navi 31 eine Packungs-Dichte von +164% (inkl. Dual-Issue) angegeben, was +64% ohne Dual-Issue wäre. Daher würde mich ein 300mm²-3nm-Navi41 und 200mm²-3nm-Navi42 nicht überraschen. (Wobei ich NaviX1 generell im 300-350mm² und NaviX2 im 200-250mm² Rahmen sehe, womit auch ein NaviX3 mit 140-175m² möglich wäre, wenn dieser tatsächlich in 3nm statt analog zu Navi33 in 4nm produziert wird.)

Zusammen mit 256MB Infinity Cache.
256MB finde ich jetzt nicht unrealistisch. Im Grunde könnte es eine Cache-Verdopplung eines MCD sein, welches dann mit 4nm statt 6nm produziert wird, womit es mit ~40mm² wieder ähnlich groß sein kann. Selbst beim Navi 31 hätte AMD 8 MCDs verbauen können.

Für mich hört sich die RDNA4 Entwicklung so an, also ob die Hauptentwicklung am Front-End einer CU (WMMA [Wave Matrix Multiply-Accumulate] V2, womit die CU-Performance verdoppelt werden soll, sowie dieser ganze Durchlass durch die GPU zum L2 angepasst wird. Damit wird auch eine neue Cache-Struktur nötig. (RDNA3 scheint mit Dual-Issue eine Performance innerhalb der CU zu sein, deren Potential großteils dann nicht raus aus die CU kam)


Grundsätzlich sehe ich die Die-Größen nicht als Design-Limit, sondern eher im Stromverbrauch. Auch Nvidia 500mm² erreicht jetzt 450W. Die 3080-Sere benötigte noch 350W, nachdem Nvidias 500mm²-Die die 10 Jahren davor in der Regel nur 250W benötigte. Sehr ähnlich bei AMDs 350W. Ähnlich, weil AMD den Navi 31 wohl auch auf 450W hochprügeln könnte, wenn sie wollten.

144 CUs, 3500 MHz, 129 Tflops
32 GB, 38Gbps GDDR7, 256 Bit, 1216 GB/s

Unrealistisch ist das
Zusammen mit 256MB Infinity Cache.
Nochmal gleich groß oder kleiner ist dumm.
128MB mit 2,3 TB/s gegenüber 96MB mit 5,3 TB/s
Der ist zwar schneller aber wie mit den EDRAM der XBOX, 10MB sind zu klein egal wie schnell.
Und das sehe ich bei den 96 MB auch.

Vereinfacht gesagt werden die Steigerungn gleich dem Navi 31 sein.

+50-60% in Performance pro Watt
+100% AI und Raytracing-Performance mit einer Einheiten-Verdopplung im CU (AI) oder Shader-Engine (Raytracing).
Einzige der Takt macht mich noch stutzig. 3,5 Ghz wärden +40% Takt gegenüber den jetzigen 2,5 Ghz bedeuten, während 144 CUs schon +50% CU-Einheiten bedeuten würde.

Die +50% CU und +40% Takt hören sich in Best-Case eher nach +100% an. Aber der Stromverbrauch ist mit 355W schon am Limit, wo AMD die Performance ausschließlich nur über die Effizienz steigern kann. Wahrscheinlich werden die 3,5 Ghz beim kleinsten Modell erreicht, wie so oft. Oder gar bei der APU in der G-Serie.

Entscheidend köntte die Qualität, also die Effizienz und Yield der 3nm-Fertigung sein. Man hört schon länger die Qualitäts-Problemchen der 3nm-Fertigung, welche die letzte Fertigungs-Größe der EUV-FinFET-Serie (1Gen-6nm, 2. Gen-5nm-4nm, 3.Gen-3nm) sein wird. Ich frage mich, ob TSMC die 3nm-Fertigung überhaupt ordentlich hinbekommt. So rund scheint aktuell 3nm nicht zu laufen, nachdem schon vor genau 2,5 Jahren Apples 5nm-SoC in Massen-Produktion ging. Mal sehen. AMD hat ja das Chiplet-Konzept, welches je besser zu tragen kommt, je schlechter die Yield ist.